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왼쪽부터 임영현 교수, 김영준 연구원(제1저자), 이시헌 연구원, 김태협 연구원, 허선행 연구원. |
[대학저널 온종림 기자] 경희대학교 전자공학부 임영현 교수 연구팀이 6G 통신 칩과 AI 반도체 등 차세대 시스템온칩(SoC)의 클럭 생성 회로 성능을 크게 개선했다.
PLL(위상 고정 루프)은 낮은 주파수의 기준 신호를 수백 배 높여 통신 칩에 필요한 고주파 클럭을 만드는 회로다. 저잡음·저전력이 강점인 서브샘플링 PLL(SSPLL)은 6G·AI 반도체의 클럭원으로 주목받고 있지만, 전원 잡음 등 순간적 주파수 교란에도 동기(lock)가 쉽게 풀리고 복구에 오랜 시간이 걸리는 좁은 락인 범위가 한계로 지적됐다.
임영현 교수 연구팀은 평소에는 최소 전력으로 대기하고, 주파수 교란이 감지될 때만 작동하는 ‘이벤트 구동 주파수 고정 루프(ED-FLL)’와 저전력 하모닉 락 검출기를 제안해 이 문제를 해결했다. 그 결과 대기 상태의 감지 전력을 기존 대비 최대 18분의 1 수준인 0.25mW로 낮추면서 락인 범위는 기준 주파수의 약 36배인 1.79 GHz로 넓혔다. 이는 최근 발표된 연구보다 3~10배 이상 우수한 수치다.
연구 제1저자로 참여한 김영준 연구원은 “고속·저잡음이 강점인 서브샘플링 PLL이 그동안 좁은 락인 범위 때문에 실제 시스템에 적용하기 어려웠는데, 이번 연구로 저전력을 유지하면서도 안정성 문제를 해결할 실마리를 제시했다”고 말했다.
임영현 교수는 “6G와 AI 반도체처럼 고집적·고속화가 가속되는 만큼, 앞으로도 실제 응용 환경에서 신뢰성을 담보할 수 있는 클럭 회로 연구를 이어갈 계획”이라고 설명했다.
이번 연구는 전기·전자·컴퓨터공학 분야의 세계 최대 학술단체인 IEEE가 발간하는 반도체 집적회로 설계 분야 최고 권위 학술지 ‘IEEE Journal of Solid-State Circuits(JSSC)’ (IF=5.6, JCR 2025 기준 전기전자공학 분야 Q1 상위 약 20%)』에 게재됐다.
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